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發布時間: 2019-6-9 15:59
正文摘要:斷斷續續地學了verilog HDL和FPGA一段時間,一直沒有完整的做一個東西,看到論壇上有做TFT控制器的,于是就仿制了一個. verilog程序大部分是自己寫的,一些部分如異步寫入,HSync,VSync時序產生部分參考了"dzng11 ... |
| 樓主,能夠分享一下原理圖和PCB嗎? |
| 好東西!值得收藏 |
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看看! 寫的不錯! |
| 剛學一個月,感覺這代碼問題挺多, 時序邏輯語句塊中間使用了阻塞賦值,這樣不對吧?! 另外這些塊內部描述的語句過多,估計很難綜合出正確的結果 |
| 板子有買的嗎? |
| thanks very good |
| 是拼接 |
| ExOutM = (ExRs)?ExBusOut_Q:({15'd0,WrEn_Q}); |
| 是什么意思? |
| ExOutM = (ExRs)?ExBusOut_Q:({15'd0,WrEn_Q} |
| 我也想買一個?板子有買的嗎? |
| 寫的不錯,謝謝樓主開源 |
| 這個板子有的賣嗎? 想買一個看看,找了很久才發現 |
| 這個板子有的賣嗎? 想買一個看看,找了很久才發現 |
| 這個板子哪里有賣 |
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SramAddr[12:4] = YRegValue_Q[8:0]; SramAddr[3:0] = XRegValue_Q[8:5]; RamAddrBus_Q[4:0] <= XRegValue_Q[4:0]; RamAddrBus_Q[17] <= SysCmdValue_Q[7]; 版主能解釋一下這段代碼嗎 |
| 正好需要,放謝分享 |
| 謝謝分享 |