FPGA/CPLD 今日: 1 |主題: 744|排名: 30

新窗全部主題最新主題最新回復(fù) 熱門熱帖精華更多 \| 顯示置頂		作者	回復(fù)/查看	最后發(fā)表

隱藏置頂帖預(yù)覽新手發(fā)帖技巧 ...2 3 4 5 6..37	uid:1 2016-5-3 04:24	1452434735	2025-11-21 17:11
隱藏置頂帖預(yù)覽關(guān)于整頓無意義的回帖 ...2 3 4 5 6..32	uid:1 2015-5-22 02:41	1282500881	2025-12-14 18:14

預(yù)覽 MIG IP核在Vivado中出現(xiàn)錯誤：[Place 30-575] Sub-optimal placement for a clock-...	uid:313887 2025-7-20 21:26	0738	2025-7-20 21:26
預(yù)覽《數(shù)字邏輯基礎(chǔ)與Verilog設(shè)計》PDF文件	uid:982068 2025-6-10 15:38	1722	2025-6-11 11:33
預(yù)覽一個I2C uvm agent	uid:1149302 2025-4-29 17:23	01365	2025-4-29 17:23
預(yù)覽基于MIG _IP核的DDR3讀寫模型自行搭建仿真平臺	uid:313887 2025-3-18 11:22	01764	2025-3-18 11:22
預(yù)覽春節(jié)閑暇，學(xué)習(xí)下GAL16V8編程	uid:137736 2025-2-1 14:10	41621	2025-6-9 16:21
預(yù)覽 GPAG 串口基礎(chǔ)	uid:285416 2025-1-3 21:39	0728	2025-1-3 21:39
預(yù)覽 VERILONG串口單秒發(fā)數(shù)據(jù)簡單實例	uid:285416 2024-12-24 10:37	2945	2024-12-26 18:32
預(yù)覽 Verilog 6位數(shù)字頻率計設(shè)計 AX301 測量范圍1Hz~999999KHz	uid:1140898 2024-12-23 12:17	0953	2024-12-23 12:17
預(yù)覽 fpga入門，接之前成功貼，調(diào)蓄USRT成功及經(jīng)驗	uid:285416 2024-11-23 15:30	01106	2024-11-23 15:30
預(yù)覽新手入門成功慶賀帖	uid:285416 2024-11-10 23:18	11139	2024-11-11 08:43
預(yù)覽基于狀態(tài)機和VerilogHDL的學(xué)號顯示控制電路設(shè)計	uid:1126666 2024-6-24 01:19	01663	2024-6-24 01:19
預(yù)覽 VHDL語言的倒數(shù)計時器-具體思路	uid:1101144 2024-4-6 18:01	12031	2024-6-1 09:03
預(yù)覽基于fpga的輸入信號邊沿濾波(上升沿/下降沿)微秒 veilog	uid:467203 2024-1-23 00:56	01524	2024-1-23 00:56
預(yù)覽 FPGA三國志（大白話介紹FPGA發(fā)展歷程，通俗易懂）	uid:1093026 2023-9-20 10:36	02403	2023-9-20 10:36
預(yù)覽這是我采用verilog編寫的浮點轉(zhuǎn)定點模塊	uid:1092083 2023-8-28 10:29	12107	2023-9-3 09:17
預(yù)覽 FPGA三人搶答器核心代碼	uid:1087159 2023-7-4 12:18	02434	2023-7-4 12:18
預(yù)覽 FPGA做的CPU指令運算器,只有加減乘,沒有除,實驗箱是DE2-115	uid:1079381 2023-5-30 21:58	11976	2023-6-5 03:20
預(yù)覽 VHDL四選一的結(jié)構(gòu)描述	uid:833673 2023-3-17 15:42	12199	2023-5-10 15:34
預(yù)覽 FPGA電壓采集DA輸出原理圖	uid:523823 2022-12-12 15:51	02718	2022-12-12 15:51
預(yù)覽 VHDL編寫的汽車尾燈控制器代碼	uid:992677 2022-12-5 18:42	13845	2023-6-9 15:33
預(yù)覽 Verilog實現(xiàn)維特比譯碼	uid:1035196 2022-6-16 16:02	02227	2022-6-16 16:02
預(yù)覽基于FPGA的奇數(shù)分頻占空比50% veilog程序	uid:522457 2022-6-14 14:07	11711	2024-1-23 01:04
預(yù)覽 VHDL實現(xiàn)16位計數(shù)器(帶源程序)	uid:1030457 2022-5-30 21:00	23854	2025-11-10 03:25
預(yù)覽 ZYNQ ac706學(xué)習(xí)教程	uid:360555 2022-5-11 14:56	03075	2022-5-11 14:56
預(yù)覽電子琴設(shè)計VHDL代碼	uid:1024028 2022-5-5 14:45	02528	2022-5-5 14:45
預(yù)覽 verilog數(shù)字時鐘程序	uid:1023916 2022-5-5 00:31	02236	2022-5-5 00:31
預(yù)覽 VHDL數(shù)字電子鐘6位8段數(shù)碼管設(shè)計 quratus代碼	uid:1016839 2022-4-10 16:10	03307	2022-4-10 16:10
預(yù)覽學(xué)FPGA/ASIC一點提醒	uid:22218 2022-3-19 11:58	02164	2022-3-19 11:58
預(yù)覽如何使用AG256實現(xiàn)EPM240同樣功能（Altera的PLD芯片）	uid:926946 2022-3-12 20:24	02952	2022-3-12 20:24
預(yù)覽 Verilog HDL語言在QuartusⅡ13.5軟件中將出租車計費器基本結(jié)構(gòu)分成5個...	uid:522536 2022-3-12 11:54	02173	2022-3-12 11:54
預(yù)覽 FPGA實現(xiàn)MD5算法 Quartus II 13.0 Verilog HDL 模塊源碼 (最大計算55字節(jié))	uid:57657 2022-3-9 10:20	03082	2022-3-9 10:20
預(yù)覽 FPGA實現(xiàn)貪吃蛇游戲源程序 VGA顯示模塊 QuartusⅡ9.1代碼	uid:1007214 2022-3-5 20:12	03433	2023-2-23 16:30
預(yù)覽 VHDL語言設(shè)計四人搶答器方案源代碼	uid:1007564 2022-3-1 16:41	24059	2022-3-2 09:42
預(yù)覽 RobeiEDA關(guān)于搶答器的設(shè)計案例	uid:434973 2022-2-17 23:15	02161	2022-2-17 23:15
預(yù)覽 Verilog HDL的簡單應(yīng)用之74ls138功能的實現(xiàn)	uid:1003637 2022-1-27 12:17	13366	2022-2-16 08:42
預(yù)覽 Quartus Verilog HDL/FPGA 驅(qū)動4位動態(tài)數(shù)碼管演示4位16進制累加 (每隔1秒加1)	uid:57657 2022-1-16 09:27	24452	2022-2-16 12:38
預(yù)覽 FPGA模擬交通燈效果 Verilog源代碼	uid:995516 2021-12-22 10:05	13286	2023-10-9 20:45
預(yù)覽黑金verilog那些事系列教程	uid:974725 2021-10-25 14:17	03078	2021-10-25 14:17
預(yù)覽基于FPGA動態(tài)配置PLL輸出-源碼以及注意事項	uid:522457 2021-9-24 09:03	13367	2024-1-29 14:12
預(yù)覽基于FPGA的PLL動態(tài)輸出設(shè)計	uid:522457 2021-9-23 11:59	22657	2021-12-26 22:31
預(yù)覽基于FPGA的硬件電子琴設(shè)計（文檔+工程）	uid:776760 2021-8-19 02:41	13894	2023-4-19 17:39
預(yù)覽基于FPGA的音樂播放器設(shè)計（文檔+工程）	uid:776760 2021-8-19 02:40	13632	2022-6-22 17:10
預(yù)覽關(guān)于使用QueartusII（AS）下載程序失敗的原因總結(jié)	uid:724206 2021-8-2 20:54	07941	2021-8-2 20:54
預(yù)覽 EDA數(shù)字頻率計設(shè)計資料（VHDL語言）	uid:958022 2021-8-1 01:12	23920	2022-2-24 18:30
預(yù)覽 FPGA數(shù)字電壓表設(shè)計,附源碼程序	uid:600744 2021-7-15 18:34	03391	2021-7-15 18:34
預(yù)覽 fft的IP核的調(diào)用主要步驟	uid:313887 2021-7-8 15:27	03165	2021-7-8 15:27
預(yù)覽拉普拉斯銳化的FPGA實現(xiàn)—技術(shù)文檔	uid:776760 2021-7-1 04:08	02032	2021-7-1 04:08
預(yù)覽 Verilog程序:北斗衛(wèi)星導(dǎo)航監(jiān)測接收機的FPGA實現(xiàn)	uid:776760 2021-7-1 04:05	03302	2021-7-1 04:05
預(yù)覽 FPGA實現(xiàn)出租車計價器	uid:426797 2021-6-25 15:13	13573	2021-11-12 18:58
預(yù)覽 ISP實驗設(shè)計LCD液晶顯示系統(tǒng)程序	uid:944558 2021-6-25 11:46	02362	2021-6-25 11:46

12 3 4 5 6 7 8 9 10 ... 15 / 15 頁下一頁

帳號		自動登錄	找回密碼
密碼			立即注冊

wwwxxx国产_337p日本欧洲亚洲大胆张筱雨_免费在线看成人av_日本黄色不卡视频_国产精品成熟老女人_99视频一区_亚洲精品97久久中文字幕_免费精品视频在线_亚洲色图欧美视频_欧美一区二三区

版塊導(dǎo)航

FPGA/CPLD 今日: 1 |主題: 744|排名: 30

快速發(fā)帖