1、 完成硬件電路的設計，其中包括FPGA主控器和電壓采集模塊的設計；
2、完成數字電壓表的程序設計與實，并對實驗結果進行分析和總結；
頂層文件RTL視圖如圖所示
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2021-7-15 18:31 上傳
- module ADC(
- //input
- sys_clk, //系統時鐘50MHz
- rst_n, //復位信號
- data_ad, //AD輸出信號
-
- //output
- clk_adc, //ADC時鐘
- clk_dac, //DAC時鐘
- data_da, //DA輸出信號
- wei_slec, //數碼管位選信號
- duan_slec //數碼管段選信號
-
- );
-
- input sys_clk;
- input rst_n;
- input [7:0] data_ad;
- output clk_adc;
- output clk_dac;
- output [7:0] data_da;
- output [3:0] wei_slec;
- output [7:0] duan_slec;
- wire [7:0] pre_data;
- wire [11:0] cout;
- //分頻器模塊
- clk_ u1(
- //input
- .sys_clk(sys_clk),
- .rst_n(rst_n),
-
- //ouput
- .clk_(clk_)
- );
- //ADC采樣模塊
- ADC0809 u2(
- //input
- .sys_clk(sys_clk),
- .data_ad(data_ad),
-
- //ouput
- .pre_data(pre_data)
- );
- //數據處理模塊
- data_ad u3(
- //input
- .sys_clk(sys_clk),
- .rst_n(rst_n),
- .pre_data(pre_data),
-
- //output
- .cout(cout)
- );
- //數碼顯示譯碼模塊
- display u4(
- //input
- .sys_clk(sys_clk),
- .rst_n(rst_n),
- .cout(cout),
-
- //output
- .slec_wei(wei_slec),
- .slec_duan(duan_slec)
- );
- //信號發生模塊
- signal_ u5(
- //input
- .sys_clk(sys_clk),
- .rst_n(rst_n),
-
- //output
- .data_da(data_da)
- );
- assign clk_adc = clk_;
- assign clk_dac = sys_clk;
- endmodule
-
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2021-7-16 03:51 上傳
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