Verilog DEs AES加密與解密代碼 Quartus II可執行

ID:246585 · 發表于 2017-11-6 16:37

Quartus II可執行的Verilog代碼實現DEs AES加密和解密

全部資料51hei下載地址：

aes_top.zip (7.4 MB, 下載次數: 87)

部分代碼：

//`timescale 1 ns/ 1 ps
module aes_top
(
input clock,
output reg over
//input rst,
//input flag,
//input [32:1] indata,
//output [32:1] outdata
);
reg rst;
reg flag;
//reg [32:1] indata;
wire [32:1] outdata;
wire overkey;
wire overdecrp;
wire overcrp;
wire enkey,encrp,endecrp;
wire [128:1] crp_out;
wire [128:1] crp_in;
wire [128:1] keyin;
wire [128:1] key_out;
wire [4:1] rn_key;
reg [4:1] state=4'h0;
integer i=0;
integer j=0;
parameter s0=4'h0,s1=4'h1,s2=4'h2,s3=4'h3,s4=4'h4,s5=4'h5,s6=4'h6;
//assign over=clock;
always @(posedge clock)
begin
case(state)
s0:
begin
rst=0;
flag=1;
state=s1;
over=0;
end
s1:
begin
rst=1;
state=s2;
end
s2:
begin
if(overcrp==1||overdecrp==1)
begin
if(i==100)
begin
over=1;
i=0;
state=s3;
end
else if(i<100)
begin
i=i+1;
state=s0;
end
end
else
state=s2;
end
s3:
begin
over=1;
state=s4;
end
s4:
begin
over=1;
if(j==10)
begin
j=0;
state=s0;
end
else if(j<10)
begin
j=j+1;
state=s3;
end
end
endcase
end
regist regist
(
//.indata(indata),
.clock(clock),
.rst(rst),
.overkey(overkey),
.flag(flag),
.overcrpc(overcrp),
.overcrpm(overdecrp),
.outcrp(crp_out),
.outdata(outdata),
.data(crp_in),
.key(keyin),
.enkey(enkey),
.encrpc(encrp),
.encrpm(endecrp)
);
key_sub key_sub
(
.keyin(keyin),
.enkey(enkey),
.rn(rn_key),
.clock(clock),
.overkey(overkey),
.keyout(key_out)
);
crp_cl crp_cl
(
.clock(clock),
.encrp(encrp),
.endecrp(endecrp),
.datain(crp_in),
.keyin(key_out),
.rn_key(rn_key),
.overcrp(overcrp),
.overdecrp(overdecrp),
.crp_out(crp_out)
);
endmodule

復制代碼

ID:613509 · 發表于 2019-9-19 13:57

aes128算法在ISE開發環境中工程源碼:http://www.izizhuan.cn/bbs/dpj-170082-1.html

ID:246585 · 發表于 2017-11-6 18:41

DES代碼

ID:318517 · 發表于 2018-4-28 16:23

學習下

ID:391408 · 發表于 2018-8-30 17:37

請問一下里面的各個文件都是做什么的

ID:271862 · 發表于 2018-8-31 10:07

做FPGA 反編譯么？

ID:415459 · 發表于 2018-10-30 16:38

樓主可以解釋一下aes_top.v中的四個狀態嗎，下面是狀態s2的代碼
s2:
   begin
      if(overcrp==1||overdecrp==1)    // 100次加密或解密？
   begin
   if(i==100)
   begin
      over=1;
i=0;
   state=s3;
   end
   else if(i<100)
   begin
   i=i+1;
state=s0;
   end
   end
   else
   state=s2;
   end
這個是重復加密100次嗎？
其實沒太理解變量 i 和變量 j 的作用

ID:396535 · 發表于 2018-11-29 13:20

非常感謝！

ID:613509 · 發表于 2019-9-19 14:00

請問支持哪個系列FPGA？

帳號		自動登錄	找回密碼
密碼			立即注冊

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Verilog DEs AES加密與解密代碼 Quartus II可執行