一、設計需求

設計一個功能模塊使紅色颶風E45板上的8盞led燈流動起來，像流水一樣。

二、設計思路

首先，有一點要明確的是led燈的每一次流動都是需要時間間隔的。也就是說，8盞led燈所對應的狀態只有經過一段時間延遲后才能發生改變。根據這種思路，在開始設計之前提出兩個問題：第一，led燈的狀態需要多久發生一次改變；第二，led燈的狀態根據什么發生改變。對于第一個問題，可以通過設計計時器來控制時間，如每0.5秒（即2Hz）就產生一個周期的時鐘或時鐘使能信號；對于第二個問題，led燈的狀態可以在生成的2Hz時鐘上升沿發生改變，也可以在時鐘使能信號下發生改變。但在FPGA設計技巧中推薦同步設計，于是本設計放棄采用產生時鐘信號的方案，而是選擇時鐘使能信號。其對應的時序如圖1所示。

圖1 流水燈時序圖

三、設計實現

在計時器的作用下，每隔0.5秒就產生一個高電平的時鐘使能信號cnt_flag，而當檢測到時鐘使能信號為高電平時，led燈狀態led_data發生改變，這樣就實現了流水燈的效果。其對應Verilog HDL實現如下所示：

`timescale 1ns/1ps
module water_led(
    rst_n,
    clk,
    led_data
    );
    //  參數定義
    parameter   DATA_WIDTH = 8;                          //  通過修改該參數可應用于led盞數不同的場合
    
    //  端口定義
    input                           rst_n;               //  全局異步復位
    input                           clk;                 //  50MHz
    output reg  [DATA_WIDTH-1:0]    led_data;
    
    //  實現每0.5秒就產生一個時鐘使能信號
    parameter   DELAY_CNT = 25'd25_000_000;              //  0.5s
    reg         [24:0]              cnt;                 //  計數器變量
    
    wire    cnt_flag = (cnt==DELAY_CNT-1'b1);            //  時鐘使能信號
    
    always @(posedge clk or negedge rst_n)
    begin
        if(rst_n==1'b0)
            cnt <= 0;
        else if(cnt_flag==1'b1)
            cnt <= 0;
        else
            cnt <= cnt + 1'b1;
    end
    
    //  led燈狀態的控制
    always @(posedge clk or negedge rst_n)
    begin
        if(rst_n==1'b0)
            led_data <= {{(DATA_WIDTH-1){1'b0}},1'b1};   //  復位初始化
        else if(cnt_flag==1'b1)
            led_data <= {led_data[DATA_WIDTH-2:0],led_data[DATA_WIDTH-1]};  //  左移
        else
            led_data <= led_data;
    end

endmodule

其modelsim功能仿真如圖2所示（為了使仿真節省大量時間，將參數DELAY_CNT改小，如本設計改為DELAY_CNT=25'd250）：

圖2 流水燈modelsim功能仿真

功能仿真正確之后，便可進行綜合（綜合之前記得把DELAY_CNT改為25'd25_000_000）、管腳約束、實現、生成bit流、下載到板子，最后可在板子上看到8盞led燈像流水一樣流動起來。

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