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高速先生成員--黃剛 一些通用的PCB設計經驗以及高速信號理論，都告訴我們PCB上的信號最好都以地平面為參考，尤其是高速走線，建議上下參考平面都是地平面是最好的方法。但是產品類型千千萬萬，導致疊層的設計也變化萬千，有時候為了成本減小層數，這樣就可能會導致信號參考到電源平面的情況。當然，作為一名有經驗的設計工程師，還是會優先保證主要的高速串行信號上下層都有完整的地平面做參考。在保證重要的高速信號后，一般來說，要去犧牲不那么高速的DDR模塊走線了。 
沒辦法，誰叫你速率沒有高速信號那么高，關鍵是你還要用那么多層去布線，所以只能犧牲DDR信號了。那這樣就尷尬了，很多PCB工程師覺得違背了他們一貫的設計原則，不敢下手去畫了。 
一般這種PCB設計工程師定不了的時候，高速先生就必須出來說話了。我們截取一段DDR的地址信號進行研究，疊層和走線情況如下所示： 
這根地址信號走線在L3層，參考L2和L4層，其中L4層是主要的參考平面，是一個電源平面，距離L3走線層是4mil，L2層雖然是地平面，但是距離L3走線層卻有差不多16mil的距離。顯而易見，這根L3層的地址信號主要參考的是L4層的電源平面了。就像下面這個3D仿真模型展示的一樣。 
要不。。。我們還是首先來看看如果是L3層的這根地址信號上下都是地平面的常規情況的結果吧，也就是把上面的電源平面也換成地平面，這樣L3層走線上下都是參考地平面了，模型如下所示： 
我們先來看看阻抗的情況，這根地址信號的走線是要求按40歐姆來設計，經過仿真后，我們看到上下都是地平面設計的阻抗仿真結果非常接近40歐姆走線阻抗。 
那么大家是不是很好奇，如果是參考電源平面的case，阻抗是多少呢？會不會差很遠很遠啊！淡定，高速先生可以很負責任的告訴大家，不會！如下圖所示，參考電源平面后，阻抗也是差不多40歐姆左右。 
兩者一對比，其實發現，對于阻抗來說，參考電源平面和參考地平面其實差的不遠。 
那是不是只要阻抗沒啥影響，也就代表著DDR信號參考電源平面完整沒有問題呢？當然。。。也不是啦！阻抗只是其中的一個性能的表征手段，除此之外，我們還是要關注下插入損耗的情況。 首先，我們還是來看看常規的上下參考地平面的插入損耗結果。和我們預料的一樣，參考地平面時，插入損耗的結果從低頻一直到高頻都是非常線性的，完全沒得問題！ 
這個時候大家是不是很期待，參考電源平面的插入損耗曲線長啥樣呢？按道理說，阻抗和參考地平面差別很小，預期插入損耗的結果也不會偏差很大吧？ 
這次可能又要讓大家失望了，參考電源平面的插入損耗結果是下面這個熊樣的哦！ 
啥啊，高頻波動那么大，那么差啊，這壓根就不行啊！你說對了，高頻的確不行，但是別忘了，我們DDR模塊的速率，以DDR4為例，一般地址信號的速率也就是1.2Gbps到1.6Gbps，所以理論上我們關注前面3GHz左右的頻段就可以了。后面的高頻部分都已經是DDR運行頻率的3倍頻之后了，能量其實就很少了。 咦，如果按照這個觀點再對比參考地平面和參考電源平面的插入損耗結果的話，在3GHz以前倒是差得不大哦。這也就是為什么我們的確能看到有的產品的DDR模塊的地址控制信號參考電源平面也能跑到額定速率的原因了。。。 
當然，上面只是從比較理想的仿真結果上來得出的結論。實際上也要考慮到加工的因素，包括電源平面也會存在噪聲影響的因素，還有就是不同設計地址信號走線長度不同，參考的電源網絡不同，包括電容配置不同等眾多因素。另外為什么在很多非常規設計中，一般只看到地址控制信號參考電源平面的設計，很少看到數據信號參考電源平面呢，那是因為數據信號的速率更高，3倍頻下可能就到了5-6GHz以上了，這個時候從上面的插入損耗曲線來看，差異就變得慢慢明顯了。總而言之，高速先生的觀點是并不完全拒絕DDR走線參考電源平面的可行性，但是遇到這樣的非常規設計，我們需要更謹慎的去對待它，最好有一些仿真數據的支撐來確認更大的成功率才行！
問題：大家有沒有做過一些覺得是非常規的DDR設計，可以分享下？
關于一博： 一博科技成立于2003年3月，深圳創業板上市公司，股票代碼: 301366，專注于高速PCB設計、SI/PI仿真分析等技術服務，并為研發樣機及批量生產提供高品質、短交期的PCB制板與PCBA生產服務。致力于打造一流的硬件創新平臺，加快電子產品的硬件創新進程，提升產品質量。
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