在Verilog HDL語言中，算術運算符又稱為二進制運算符，共有下面幾種：
1) + (加法運算符,或正值運算符,如 rega＋regb，＋3)
2) － (減法運算符，或負值運算符，如 rega－3,－3)
3) × (乘法運算符，如rega*3)
4) / (除法運算符，如5/3)
5) % (模運算符，或稱為求余運算符，要求％兩側均為整型數據。如7％3的值為1)
在進行整數除法運算時，結果值要略去小數部分，只取整數部分。而進行取模運算時，結果值的符號
位采用模運算式里第一個操作數的符號位。見下例。
模運算表達式 結果 說明
10%3 1 余數為1
11%3 2 余數為2
12%3 0 余數為0即無余數
-10%3 -1 結果取第一個操作數的符號位,所以余數為-1
11%3 2 結果取第一個操作數的符號位,所以余數為2.
注意： 在進行算術運算操作時，如果某一個操作數有不確定的值x，則整個結果也為不定值x。
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