wwwxxx国产_337p日本欧洲亚洲大胆张筱雨_免费在线看成人av_日本黄色不卡视频_国产精品成熟老女人_99视频一区_亚洲精品97久久中文字幕_免费精品视频在线_亚洲色图欧美视频_欧美一区二三区

標題: signaltap使用簡記 [打印本頁]

作者: 51黑黑黑 時間: 2016-2-23 04:02
標題: signaltap使用簡記
概述：
利用FPGA片上資源實現邏輯分析儀的功能。signaltap和你自己的邏輯設計一起被quartus編譯，生成的sof文件中會包含signaltap。使用時在quartus中打開當前工程，打開stp文件（signaltap的定義文件），把sof下載到器件中就可以開始抓取波形了。

用法：
1. 在工程中加入signaltap： tools->signaltapII logic analyzer，設置采樣時鐘、欲抓取的波形、觸發條件。所有這些信號必須源自于自己的邏輯設計中已有的信號，可以是rtl中的信號、引腳上的信號、綜合后的門級信號。

2. 可以為每個被抓取的信號單獨設置觸發方式。最簡單的方法是：只對一個被采樣信號設置觸發方式，其余信號的觸發方式都設成‘don't care‘

3. 編譯工程，得到包含signaltap的sof文件。打開stp文件，連接好FPGA板，配置JTAG chain讓軟件找到FPGA器件，把sof下載到器件中就可以開始抓取波形了。

4. 改變觸發方式是不需要重新編譯工程的，其他操作就需要重新編譯工程

幾個特點：

1.signaltap的時鐘： signaltap是在采樣時鐘的上升沿進行采樣。采樣時鐘不僅可以使用design中的任何一個信號，還可以指定從FPGA pin外部輸入時鐘，Altera建議采用全局時鐘。一個普遍的錯誤的觀點認為signaltap的采樣時鐘局限于design中的時鐘頻率，所以不能觀察到design中clk的glitch，這是片面的。假設design中的最高clk是10Mhz，那么我們可以外加一個（或用pll生成一個）100Mhz的時鐘給signaltap，這樣就可以看到任何寬度大于1/100 us的glitch了。

2. 加入被采樣信號時有2個選項：data enable、trigger enable，如果不勾選data enable會減少緩存容量，節省FPGA資源。

3. 緩存配置：有mem block的器件可以選擇mem type，這決定了signaltap的采樣存儲區域是用FPGA的邏輯單元實現還是用mem block實現。

4. 增量編譯：Altera建議使用signaltap的工程開啟增量編譯，如不開啟，post-fit信號將不能用于高級觸發方式。推測quartus是編譯完design之后再通過增量編譯來把signaltap編譯進來，可以先將工程分區，把signaltap劃到一個分區中，這樣當修改了signaltap之后只需編譯signaltap部分就可以了。

tips：
1. ‘trigger in/out’屬于外觸發方式。當in觸發條件滿足時開始抓取波形，同時在out上輸出一個使能信號，這用于多個signaltap存在時觸發其他的LA。

2. 設置和編譯含有signaltap的工程不需要JTAG和FPGA保持連接，使用時只需要stp和sof這2個文件就可以抓取波形了。

以下轉抄：
SignalTap II的特點及使用

--- SignalTap II嵌入邏輯分析儀集成到Quartus II設計軟件中，能夠捕獲和顯示可編程單芯片系統（SOPC）設計中實時信號的狀態，這樣開發者就可以在整個設計過程中以系統級的速度觀察硬件和軟件的交互作用。它支持多達1024個通道，采樣深度高達128Kb，每個分析儀均有10級觸發輸入/輸出，從而增加了采樣的精度。SignalTap II為設計者提供了業界領先的SOPC設計的實時可視性，能夠大大減少驗證過程中所花費的時間。目前SignalTap II邏輯分析儀支持的器件系列包括：APEXT II, APEX20KE, APEX20KC, APEX20K, Cyclone, Excalibur, Mercury, Stratix GX, Stratix。

--- SignalTap II將邏輯分析模塊嵌入到FPGA中，如圖1所示。邏輯分析模塊對待測節點的數據進行捕獲，數據通過JTAG接口從FPGA傳送到Quartus II軟件中顯示。使用SignalTap II無需額外的邏輯分析設備，只需將一根JTAG接口的下載電纜連接到要調試的FPGA器件。SignalTap II對FPGA的引腳和內部的連線信號進行捕獲后，將數據存儲在一定的RAM塊中。因此，需要用于捕獲的采樣時鐘信號和保存被測信號的一定點數的RAM塊。

--- 使用SignalTap II的一般流程是：設計人員在完成設計并編譯工程后，建立SignalTap II (.stp)文件并加入工程、配置STP文件、編譯并下載設計到FPGA、在Quartus II軟件中顯示被測信號的波形、在測試完畢后將該邏輯分析儀從項目中刪除。以下描述設置 SignalTap II 文件的基本流程：

--- 1．設置采樣時鐘。采樣時鐘決定了顯示信號波形的分辨率，它的頻率要大于被測信號的最高頻率，否則無法正確反映被測信號波形的變化。SignalTap II在時鐘上升沿將被測信號存儲到緩存。

--- 2．設置被測信號。可以使用Node Finder 中的 SignalTap II 濾波器查找所有預綜合和布局布線后的SignalTap II 節點，添加要觀察的信號。邏輯分析器不可測試的信號包括：邏輯單元的進位信號、PLL的時鐘輸出、JTAG引腳信號、LVDS（低壓差分）信號。

--- 3．配置采樣深度、確定RAM的大小。SignalTap II所能顯示的被測信號波形的時間長度為Tx，計算公式如下：
--- Tx="N"×Ts
--- N為緩存中存儲的采樣點數，Ts為采樣時鐘的周期。

--- 4．設置buffer acquisition mode。buffer acquisition mode包括循環采樣存儲、連續存儲兩種模式。循環采樣存儲也就是分段存儲，將整個緩存分成多個片段(segment)，每當觸發條件滿足時就捕獲一段數據。該功能可以去掉無關的數據，使采樣緩存的使用更加靈活。

--- 5．觸發級別。SignalTap II支持多觸發級的觸發方式，最多可支持10級觸發。

--- 6．觸發條件。可以設定復雜的觸發條件用來捕獲相應的數據，以協助調試設計。當觸發條件滿足時，在signalTap時鐘的上升沿采樣被測信號。

--- 完成STP設置螅玈TP文件同原有的設計下載到FPGA中，在Quartus II中SignalTap II窗口下查看邏輯分析儀捕獲結果。SignalTap II可將數據通過多余的I/O引腳輸出，以供外設的邏輯分析器使用；或輸出為csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。

歡迎光臨 (http://www.izizhuan.cn/bbs/)